توضیحات

جهت دانلود فایل پی دی اف خلاصه کتاب، بر روی لینک زیر کلیک نمایید.

M853_Abstract

پيشگفتار

در طول دو دهه گذشته، پیچیدگی طراحی به طور تصاعدی افزایش یافته است و برای داشتن SOCها و محصولات بدون اشکال، تلاش بیشتری در زمینه راستی‌آزمایی لازم است. برنامه ریزی راستی‌آزمایی که یک تعریف معماری راستی‌آزمایی است به ما امکان می‌دهد محصولات بدون اشکال و طرح‌های SOC را راه اندازی کنیم. هدف تیم راستی‌آزمایی، یافتن اشکالات عملکردی در مراحل اولیه طراحی است.
با افزایش نمایی پیچیدگی طراحی، تعداد بیشتری از اعضای تیم برای انجام کار در حوزه راستی‌آزمایی RTL و حتی در راستی‌آزمایی فیزیکی مورد نیاز هستند. این سناریو از سال ۲۰۰۵ تغییر کرده است زیرا به ساعات کار بیشتر در سطوح راستی‌آزمایی نیاز است. هدف راستی‌آزمایی پوشش محور و مبتنی بر ادعا است.
بسیاری از ما در طول دهه گذشته از Verilog-1995، Verilog-2001 و Verilog-2005 استفاده می‌کردیم، اما مشکل واقعی عدم وجود ویژگی‌های برنامه نویسی شی‌گرا بود. به همین دلیل، راستی‌آزمایی فرآیندی زمان‌بر بود. زبان‌های جدید در طی سال‌های ۱۹۹۵ تا ۲۰۰۵ برای رفع نیاز به راستی‌آزمایی ASIC و SOC تکامل یافتند. سیستم C با TLM برای راستی‌آزمایی سیستم و SystemVerilog که ابرمجموعه Verilog برای راستی‌آزمایی قوی ASIC و SOC‌ها از اهداف اولیه این زبان‌ها است.
از سال ۲۰۰۵، به روز رسانی‌های زیادی برای SystemVerilog منتشر شده است و نسخه پایدار فعلی IEEE 1800-2017 است. SystemVerilog از الگوی شی‌گرا C و C++ استفاده می‌کند و به طور گسترده برای طراحی و راستی‌آزمایی ASIC و SOC استفاده می‌شود. به عبارت ساده، می‌توان گفت که این زبان برای مهندسان طراح و برای مهندسین راستی‌آزمایی، هدف را برآورده می‌کند، بنابراین زبان توصیف و راستی‌آزمایی سخت افزار است.
هدف اصلی این کتاب تشویق مهندسان و متخصصان به استفاده از SystemVerilog برای توصیف سخت افزاری است. خواه طراحی مبتنی بر ASIC یا FPGA باشد، این زبان می‌تواند برای توصیف RTL با استفاده از ساختارهای قابل سنتز توانمند و برای راستی‌آزمایی با استفاده از ساختارهای غیرقابل سنتز استفاده شود.

Preface

Over the past two decades, design complexity has increased exponentially, and more verification efforts are required to have bug-free SOCs and products. Verification planning, which is a verification architecture definition, allows us to launch bug-free products and SOC designs. The goal of the verification team is to find functional bugs in the early stages of design.
As design complexity increases exponentially, more team members are required to perform work in the realm of RTL verification and even physical verification. This scenario has changed since 2005 as more man hours are required at verification levels. The purpose of verification is coverage-oriented and assertion-based.
Many of us have been using Verilog-1995, Verilog-2001, and Verilog-2005 for the past decade, but the real problem was the lack of object-oriented programming features. Because of this, verification was a time-consuming process. New languages ​​evolved between 1995 and 2005 to address the need for ASIC and SOC verification. System C with TLM for system verification and SystemVerilog, which is a superset of Verilog for robust verification of ASICs and SOCs, are primary targets of these languages.
Since 2005, many updates to SystemVerilog have been released, and the current stable version is IEEE 2017-1800. SystemVerilog uses the object-oriented pattern of C and C++ and is widely used for ASIC and SOC design and verification. In simple words, it can be said that this language fulfills the purpose for design engineers and for verification engineers, so it is a hardware description and verification language.
The main goal of this book is to encourage engineers and professionals to use SystemVerilog to describe hardware. Whether the design is based on ASIC or FPGA, this language can be used to describe RTL using capable synthesizable structures and for verification using non-synthesizable structures.